การตรวจสอบการจับคู่เลย์เอาต์กับแผนภาพวงจร (LVS)
(Layout Versus Schematic (LVS))
นิยาม
การตรวจสอบการจับคู่เลย์เอาต์กับแผนภาพวงจร (LVS) (Layout Versus Schematic (LVS)) Hard Skill
การตรวจสอบการจับคู่เลย์เอาต์กับแผนภาพวงจร (LVS) คือกระบวนการตรวจสอบให้แน่ใจว่าเลย์เอาต์ทางกายภาพของวงจรรวมตรงกับการออกแบบแผนภาพวงจรเพื่อความถูกต้องและการทำงานที่ถูกต้อง
ระดับความเชี่ยวชาญ
ระดับที่ 1
ระดับพื้นฐาน
1. เข้าใจวัตถุประสงค์ของ LVS ในการตรวจสอบการออกแบบวงจรรวม
2. สามารถใช้งานเครื่องมือ LVS ขั้นพื้นฐานกับเลย์เอาต์และแผนภาพวงจรที่มีให้ได้
3. สามารถระบุความไม่ตรงกันง่ายๆ ระหว่างเลย์เอาต์กับแผนภาพวงจรได้
ระดับที่ 2
ระดับปานกลาง
1. สามารถแปลผลรายงาน LVS เพื่อวินิจฉัยและแก้ไขข้อผิดพลาดได้
2. เข้าใจองค์ประกอบเลย์เอาต์ที่ซับซ้อนและส่วนประกอบแผนภาพวงจรที่เกี่ยวข้อง
3. สามารถทำการตรวจสอบ LVS บนการออกแบบวงจรที่มีความซับซ้อนระดับปานกลางได้
ระดับที่ 3
ระดับสูง
1. มีความเชี่ยวชาญในการตั้งค่าและปรับแต่งเครื่องมือ LVS สำหรับการออกแบบขั้นสูง
2. สามารถแก้ไขความไม่ตรงกันที่ละเอียดซับซ้อนซึ่งเกี่ยวข้องกับพาราซิทิกและกฎการออกแบบได้
3. เป็นผู้นำการตรวจสอบ LVS สำหรับโครงการวงจรรวมขนาดใหญ่และซับซ้อนสูง
